[工学]multisim教案

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8.5组合逻辑电路的冒险现象由于组合逻辑电路的设计都是在输入、输出处于稳定的逻辑电平下进行的，因此，为了保证系统工作的可靠性，有必要考察在输入信号逻辑电平发生变化的瞬间，电路是怎样工作的。在较复杂的电路系统中，如果竞争冒险产生的尖峰脉冲使后级电路产生错误动作，就会破坏原有的设计功能。由于引线和器件传输与变换时存在延迟，因此，输出并不一定能立即达到预定的状态并立即稳定在这一状态，可能要经历一个过渡过程，其间逻辑电路的输出端有可能会出现不同于原先所期望的状态，产生瞬时的错误输出，这种现象称为险象。险象分逻辑险象和功能险象两类。由逻辑竞争所引起的险象称逻辑险象，而由功能竞争所引起的险象称功能险象。逻辑险象是由单个输入信号的变化引起的，而功能险象则是由多个输入信号“同时”变化引起的。　例8.4观察逻辑函数的竞争冒险。　　1)原理　　当函数表达式为或时，变量X的变化会引起险象。据此可用以下两种方法来判断是否存在逻辑险象。在卡诺图中，函数表达式的每个积项(或和项)对应于卡诺图上的一个卡诺圈。如果两个卡诺圈存在相切部分，且相切部分又未被其他卡诺圈包含，那么该电路必然存在险象。　　因为电路的逻辑表达式在A=C=0时，，所以B的变化会产生险象。而A、B不论怎样变化，都不会出现，所以当C变化时，不会引起险象。2)创建电路　　(1)在元(器)件库中单击TTL，再单击74系列，选中非门74LS04D和二输入与门74LS08J。　　(2)在元(器)件库中单击MISC，再单击门电路，选中三输入或门OR3。　　(3)在元(器)件库中单击Sources(信号源)，选中方波发生器。为了便于观察冒险现象，用方波发生器输出做变量B的输入，将输入变量A、C接地。　　(4) B变量输入端和电路输出端F信号送到示波器。创建图8-9所示的用非门、与门、或门构成的逻辑函数的组合逻辑电路。\n图8-9数字逻辑电路　　3)观测输出　　双击方波发生器图标，设置电压为5V，频率为1kHz。双击示波器图标，启动仿真开关，可得到示波器输出波形，如图8-10所示。　　由电路的逻辑表达式可知F=1，而观察发现，在输入信号B由1到0变化时，输出F会出现非常短暂的负脉冲，这说明产生了险象。图8-10输入及输出波形8.6触发器　　1．验证基本RS触发器的逻辑功能　　1)创建电路　　由两个与非门构成的基本RS触发器如图8-11所示。7400N中管脚1、5为RS\n触发器的输入R、S；管脚3、6为RS触发器的输出、Q。图8-11基本RS触发器　　(1)在元(器)件库中单击TTL，再单击74系列，选取与非门7400N。在元(器)件库中单击Basic(基本元(器)件)，然后单击SWITCH，再单击SPDT，选取两个开关J6、J7。在元(器)件库中单击Sources(信号源)，取一个电源V4和地。电源V4设置为5V。　　(2)因为开关J6和J7“Key=Space”，所以按空格键可改变开关位置。为了便于控制，双击开关J7图标，打开SWITCH对话框，在对话框Value页中的KeyforSwitch栏下拉菜单中选择字母符号A，则“Key=A”。也可以选择不同字母符号或者数字符号，来表示对应开关的开关键。　　(3)在元(器)件库中单击指示器件，选小灯泡来显示数据。连接电路如图8-11所示。2)观测输出　　通过两个开关改变输入数据，按对应的开关的开关键符号，即可改变开关位置，从而改变输入数据，电源V4和地分别表示数据1和0。　　小灯泡亮表示数据为“1”，小灯泡灭表示数据为“0”。当触发器的输入R=0、S=1时，触发器的输出Q=0、　=1。只要不改变开关J6、J7的状态，RS触发器的输出和Q将保持不变。取其他输入数据，即可列出RS触发器真值表。RS触发器真值表如表8-2所示。RSQ01010111不变\n00不允许2.验证JK触发器的逻辑功能　JK触发器的电路如图8-12所示。图8-12JK触发器　　1)创建电路　　(1)在元(器)件库中单击TTL，再单击74系列，选中JK触发器7473N。　　(2)在元(器)件库中单击Sources(信号源)，选中方波发生器V2、电源V1和地。方波发生器V2设置电压为5V，频率1kHz。电源V1设置电压为5V。(3)在元器件库中单击Basic(基本元器件)，然后单击SWITCH，再单击SPDT，选取开关J1、J2和J3。为了便于控制，选择不同字母符号或者数字符号来表示对应的开关的开关键。J1用空格键控制，J2用A键控制，J3用B键控制　　(4)在仪器库中选取逻辑分析仪。(5)在图8-12中，JK触发器的输入端1J、1K，清零端1CLR分别由开关J1、J2、J3控制。CLR是清零端，低电平时清零。时钟1CLK由信号源方波发生器V2提供。为了便于观察，可将时钟信号1CLK、JK触发器输出信号Q和分别接逻辑分析仪的管脚1、2、3。　　2)观测输出　　通过三个开关改变输入数据，按对应开关的开关键符号，即可改变开关位置，从而改变输入数据，电源V1和地分别表示数据1和0。　　(1)改变开关J3，使1CLR=0，观测清零，输出波形如图8-13所示。可见输出Q清零。\n图8-13输出波形　　(2)清零端1CLR=1，改变开关J1、J2，使J=K=0，输出波形如图8-13所示。可见输出Q保持原态。　　(3)清零端ICLR=1，改变开关J1、J2，使J=0，K=1，输出波形如图8-13所示。可见输出Q置0。　　(4)清零端1CLR=1，改变开关J1、J2，使J=1，K=0，输出波形如图8-14所示。可见输出Q置1(5)清零端1CLR=1，改变开关J1、J2，使J=K=1，输出波形如图8-15所示。可见输出Q翻转。\n图8-15J=K=1时的输出波形8.7同步时序电路分析及设计　时序电路的分析，就是根据给定的时序逻辑电路的结构，找出该时序电路在输入信号及时钟信号作用下，存储电路状态变化规律及电路的输出，从而了解该时序电路所完成的逻辑功能。设计同步时序电路时，要根据具体的逻辑问题要求，用尽可能少的触发器及门电路来实现电路。本节以同步时序电路的设计为例介绍设计过程及仿真测试。　　例8.5用JK触发器设计一个五进制同步计数器，状态转移关系如下：　　1)原理(1)五进制计数器有五个状态，需要三位二进制数码，因此需要三个JK触发器。设三个JK触发器的输入为1J1K、2J2K、3J3K，输出为Q3Q2Q1。①根据要求列出编码状态表如表8-3所示。表8-3编码状态表Q3Q2Q1 000001001011\n010011100101110111×× ×101×× ×110000××  ×②用状态方程法确定激励方程。其状态方程和激励方程如下：　　③检查多余状态的转移情况如表8-4所示，这说明三个多余状态都进入了主循环，电路能够自启动。表8-4多余状态的转移Q3Q2Q1010100111100101000　　(2)由状态转移关系可以求出激励函数：1J=，1K=Q3，2J=Q1，2K=1，3J=3K=Q2。　　(3) JK触发器74LS112D的逻辑符号如图8-16中器件U1A、U1B、U2A所示，使能端R为置0端，S为置1端，且低电平有效。　2)创建电路　　(1)在元(器)件库中选三个JK触发器74LS112D做记忆元件，选方波发生器做时钟脉冲信号。电源V1设置为5V。　　(2)三个JK触发器74LS112D从左至右依次为Q1、Q2、Q3，其使能端R、S均接1(V1)，1J接，1K接Q3，2J接Q1，2K接1，3J=3K接Q2。　　(3)三个JK触发器的时钟信号都接在方波发生器+端以构成同步计数。方波发生器V2设置电压为5V，频率1kHz。　　(4)用逻辑分析仪显示输出。连接电路如图8-16所示。\n图8-16用JK触发器设计的五进制同步计数器　　3)观测输出三个JK触发器74LS112D的输出Q均接在逻辑分析仪上，以测试各触发器的输出。电路的输出波形如图8-17所示。由输出波形可以看出Q3Q2Q1的状态按000、001、010、101、110循环，从而构成五进制同步计数器图8-17输出波形8.8集成异步计数器及其应用　　不同型号的计数器，其功能亦不尽相同，其不同点表现在计数方式、计数规律、预置方式、复位方式、编码方式等几个方面。7490是一个二-五-十进制异步计数器，由一个二进制计数器和一个五进制异步计数器构成。7490N的逻辑符号如图8-18中的器件U3所示。INA\n是时钟脉冲输入端，与QA构成一个二进制计数器。INB是时钟脉冲输入端，与QDQBQC构成一个五进制计数器。R01、R02是异步清零控制端，且高电平有效，当R01、R02同时为高电平时清零。R91、R92是异步置9控制端，且高电平有效，当R91、R92同时为高电平时置9。通过简单的外部连接可以构成十进制计数器。由于7490D有8421BCD码和5421BCD码两种接法，因此产生清零脉冲和置9脉冲的译码电路是不同的。若需要构成10以内其他进制计数器，只需把计数输出加上适当门电路反馈到R01、R02、、R91和R92即可。　　例8.6用7490N构成一个8421BCD码十进制计数器。　　1)原理计数输入端INA接外来时钟，将计数输入端INB和QA相连，QD为高位输出，QA为低位输出，则构成8421BCD码计数器。由7490N的功能可知：R01、R02两个置零输入端同时接高电平1(VCC)时，计数器清零；R91、R92两个置9输入端同时接高电平1(VCC)时，计数器置9。构成十进制计数器时，将R01、R02、R91、R92全接低电位。　　2)创建电路　　(1)在元(器)件库中单击TTL，再单击74系列，选中计数器7490N。　　(2)取方波信号作为时钟计数输入。双击信号发生器图标，设置电压V2为5V，频率为0.1kHz。　(3)在元(器)件库中单击显示器件选中带译码的七段LED数码管U4，管脚4接QD，管脚3接QC，管脚2接QB，管脚1接QA。7490N构成的8421BCD码十进制计数器电路如图8-18所示。图8-18用7490N构成的十进制计数器　　3)观测输出\n　　(1)启动仿真开关，数码管循环显示0，1，2，3，4，5，6，7，8，9。调整计数脉冲频率，可改变数码管显示速度。　　(2)也可以用逻辑分析仪测试电路的输出波形来验证分析的结果。逻辑分析仪测试的电路的输出波形如图8-19所示，显然输出也按0000、0001、0010、0011、0100、0101、0110、0111、1000、1001的顺序循环，构成8421BCD码十进制计数器。图8-19逻辑分析仪测试的电路的输出波形　　例8.7用7490N实现模54计数器。　　1)原理　　实现模54计数器需用两片7490N。当采用两片7490N级连时，可以构成一百进制计数器。然后利用清零端R01、R02或利用置9端R91、R92，去掉46(99～54)个多余状态，电路连接的方法有很多。也可以分解成M=54=6´9，构成异步电路。下面我们以利用异步清零构成电路为例进行仿真，其他电路留给读者自行设计、仿真。　　2)创建电路　　(1)需要选择两片7490N计数器，7490NU7为个位，7490NU6为十位，7490NU7、7490NU6两个置9输入端R91、R92计数输出时全接低电位。INA为计数输入，将INB和QA相连，则QD为高位输出，QA为低位输出，先将个位、十位全部构成8421BCD\n码十进制计数器。(2)时钟脉冲取方波信号输出，接7490NU7(个位)计数输入端INA，7490NU7(个位)的QD接7490NU6(十位)计数输入端INA，构成8421BCD码一百进制计数器。　　(3) 7490NU7、7490NU6两个清零输入端R01、R02接清零信号。因为7490N是异步清零，所以当7490NU6(高位)QDQCQBQA=0101，7490NU7(低位)QDQCQBQA=0100时取清零信号。与门U2取U6(高位)QCQA和U7(低位)QC之与。　　(4)在显示器件库中选用两个带译码的七段LED数码管U8和U9。管脚4接QD，管脚3接QC，管脚2接QB，管脚1接QA。7490N实现模54计数器电路，如图8-20所示。图8-207490N实现模54计数器8.9集成同步计数器及其应用\n集成同步计数器74LS160(异步清零)、74LS162(同步清零)为十进制计数器，74LS161(异步清零)、74LS163(同步清零)为四位二进制计数器，它们都是边沿触发的同步加法计数器。CLR为清零端，LOAD为置数端，一般均以低电平为有效电平。若需要构成其他进制计数器，只需把计数输出加上适当门电路反馈到异步清零端CLR或同步置数LOAD即可。例8.8用四位二进制计数器74163N构成十进制计数器。1)原理74163N为同步清零、同步预置的同步四位二进制计数器。74163N的逻辑符号如图8-21中器件U1所示。CLR为同步清零端；LOAD为同步置数端；ENT、ENP为计数控制端，且高电平为有效电平；D、C、B、A为预置数据输入端；QDQCQBQA为输出端，RCO为进位端，且逢十六进一。图8-2174163N构成的十进制计数器　　2)创建电路　　(1)在元(器)件库中选中74163N，再利用同步置数的LOAD构成十进制计数器，故取清零端CLR、计数控制端ENP、ENT接高电平1(VCC)。　　(2)取方波信号作为时钟计数输入。双击信号发生器图标，设置电压V1为5V，频率为0.1kHz。　　(3)送数端LOAD同步作用，设并行数据输入DCBA=0000，LOAD取QDQA的与非，当QDQCQBQA=1001时，LOAD=0，等待下一个时钟脉冲上升沿到来，将并行数据DCBA=0000置入计数器。　　(4)在元(器)件库中单击显示器件选中带译码的七段LED数码管U3。连接电路如图\n8-21所示。　　3)观测输出　　启动仿真开关，数码管循环显示0，1，2，3，4，5，6，7，8，9。　　仿真输出也可以用逻辑分析仪观察。双击信号发生器图标，频率改为1kHz。将74163N时钟输入CLK、输出QAQBQCQD及RCO进位从上到下依次接逻辑分析仪，双击逻辑分析仪图标，电路输出波形如图8-22所示。显然输出QDQCQBQA按0000、0001、0010、0011、0100、0101、0110、0111、1000、1001循环，且QDQCQBQA=1001时，RCO无进位输出。图8-22逻辑分析仪的输出波形　　例8.9用两块集成计数器74160N实现六十进制计数器　　74160N的逻辑符号如图8-23中器件U14、U13所示。CLR为异步清零端；LOAD为同步置数端，且均低电平为有效电平；ENT、ENP为计数控制端，且高电平为有效电平；D、C、B、A为预置数据输入端；QDQCQBQA为输出端；RCO为进位端，且逢十进一。\n图8-23六十进制计数器　　1)原理　　74160N为异步清零、同步预置的十进制计数器。实现模60计数器，需用两片74160N。当采用两片74160N级连时，可以构成一百进制计数器。然后利用异步清零端CLR或利用同步置数LOAD，去掉40(100-60)个多余状态，电路连接的方法有很多。也可以分解成M=60=6´10，构成异步电路。下面我们以利用同步置数LOAD构成电路为例进行仿真，其他电路留给读者自行设计、仿真。　　2)创建电路　　(1)在器件库中选中两个74160N，其中U13为低位，U14为高位。U13(低位)的清零端CLR和计数控制端ENP、ENT接高电平(VCC)。U14(高位)的清零端CLR接高电平(VCC)。U14(高位)计数控制端ENP、ENT应接74160NU13(低位)进位输出RCO端，构成8421BCD码一百进制计数器。　　(2)时钟脉冲取方波信号V5作为74160NU13(低位)的计数输入，CLK=1kHz。　　(3)由于送数端LOAD同步作用，U14(高位)和U13(低位)输入端的数据DCBA都取0000，LOAD取U14(高位)QCQA和U13(低位)QDQA的与非，即当U14(高位)QDQCQBQA=0101，U13(低位)QDQCQBQA=1001时，LOAD=0，下一个时钟脉冲上升沿到来，计数器置入并行数据0000,0000。　　(4)用两个带译码七段LED数码管接QDQCQBQA。由74160N构成的六十进制计数器如图8-23所示3)观测输出\n启动仿真开关，数码管循环显示00，01，…，59。8.10移位寄存器及其应用　　例8.10用74194N构成反馈移位型序列信号发生器。　　1)原理　　74194N是4位通用移位寄存器，具有左移、右移、并行置数、保持、清除等多种功能。74194N的逻辑符号如图8-24中器件U4所示。CLR为异步清零端，且低电平有效，SR为右移串行数据输入端，SL为左移串行数据输入端，D、C、B、A为预置数据输入端，QAQBQCQD为输出端。工作方式由S1S0控制：异步清零输入端CLR=1(VCC)，当S1S0=10时，在时钟脉冲CLK上升沿作用下，实现左移位操作；当S1S0=01时，在时钟脉冲CLK上升沿作用下，实现右移位操作；当S1S0=00时，不实现移位操作，处于保持状态；当S1S0=11时，在时钟脉冲CLK上升沿作用下，实现送数操作。　　2)创建电路　　(1)在元器件库中选中74194N。(2)时钟脉冲输入取频率f=1kHz的方波信号。　　(3)在元(器)件库中选中数选器74153N，用它实现反馈函数。对74153N进行如下设置：使能端EN接地；数据输入0端接1，数据输入1端接QD，数据输入2端接1，数据输入3端接0；地址1端接QA，地址0端接QC；数选器74153N输出1Y(7端)作为反馈函数送到左移串行输入端SL。(4) 74194N输出QAQBQCQD从上到下依次接逻辑分析仪。电路如图8-24所示。图8-24反馈移位型序列信号发生器\n　　3)观测输出　　启动仿真开关，双击逻辑分析仪图标，观察输出波形，如图8-25所示。由电路输出波形可知：QA、QB、QC、QD输出的序列全按100111循环，只是初始相位不同，且QAQBQCQD依次实现左移位操作。图8-25输出波形8.11电阻网络DAC设计　　数/模转换就是把在时间上和幅度上离散的数字量转换为连续变化的模拟量(电流或电压)，实现这一转换的电路或器件称作数/模转换器，又称D/A转换器(DAC)。　　例8.11用T型电阻网络设计一个DAC。　　1)原理　　四位T型电阻网络D/A转换器如果Rf =3R,Vo可表示为　　四位倒T型R-2R电阻网络DAC中同样也只有R和2R两种阻值，其电路特点为：基准电压为-VR；Di=1时电流流向运算放大器，Di=0时电流流向地。电源所提供的电流是恒定的。如果Rf =R由倒T型电阻网络得出，则　　2)创建电路　　(1)在元(器)件库中单击Basic(基本元器件)，再单击电阻，R1、R2、R3取1kohm，R10、R11、R12、R13、R14、R15取2kohm。　　(2) DAC输入D3、D2、D1、D0由字信号发生器产生。靠近运放U1的数据为高位(D3)接字信号发生器高位(3端)。电路如图8-26所示。\n图8-26T型电阻网络DAC　　3)观测输出　　启动仿真开关，双击字信号发生器图标，设置参数，通过字信号发生器的输入数据为0000～0111递增。双击示波器图标，观测输出波形为阶梯形波，如图8-27所示。图8-27T型电阻网络DAC构成的梯形波发生器8.12555定时器及其应用　　555定时器有TTL型和CMOS型两类产品，它们的功能和外部引脚排列完全相同。　　LM555H定时器的逻辑符号如图8-28中的器件U1所示。　　管脚1为接地端GND。　　管脚2为低电平触发输入端TRI。该端电平低于VCC/3(或VCO/2)时，输出Q为高电平。　　管脚3为输出端OUT。　　管脚4为复位端RST。RST＝0时，Q＝0。　　管脚5为控制电压输入端CON。　　管脚6为高电平触发端THR。该端电平高于2VCO/3(或VCO)时，输出Q为低电平。　　管脚7为放电端DIS。\n　　管脚8为电源VCC。　　当管脚5外接控制电压VCO时，管脚6的比较电压为VCO，管脚2的比较电压为VCO/2。　　例8.12利用LM555H定时器设计多谐振荡器。　　1)原理　　当LM555H定时器按图8-28所示电路连接时，就构成了自激多谐振荡器，其中R1和R2是外接定时电阻，C2是外接定时电容。图中电阻R1、R2及电容C2构成充放电回路，当VC2>2VCC/3时，555内部三极管导通，电容C2通过电阻R2放电；当VC2

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